Отрывок: таблицу). При этом он требует по две операции стирания и программирования памяти (как и тест March Flash), но на две операции чтения больше по сравнению с тем же March Flash. Тогда его сложность будет оцениваться как С(March- FT)=6Nr+2Np+2f(N). Для уменьшения числа операций записи при тестировании памяти был предложен тест Diagonal-FT[7]: {(f); ↑...
Полная запись метаданных
Поле DC | Значение | Язык |
---|---|---|
dc.contributor.author | Данилов М. Д. | ru |
dc.contributor.author | Козлова И. Н. | ru |
dc.contributor.author | Шишкина Д. А. | ru |
dc.contributor.author | Министерство образования и науки России | ru |
dc.contributor.author | Самарский национальный исследовательский университет им. С. П. Королева (Самарский университет) | ru |
dc.contributor.author | Институт информатики | ru |
dc.contributor.author | математики и электроники | ru |
dc.coverage.spatial | VERILOG | ru |
dc.coverage.spatial | верификация цифровой ячейки памяти | ru |
dc.coverage.spatial | встроенная система самотестирования | ru |
dc.coverage.spatial | маршевые тесты | ru |
dc.coverage.spatial | полупостоянные запоминающие устройства | ru |
dc.coverage.spatial | цифровые ячейки памяти | ru |
dc.creator | Данилов М. Д. | ru |
dc.date.issued | 2021 | ru |
dc.identifier | RU\НТБ СГАУ\ВКР20210914144505 | ru |
dc.identifier.citation | Данилов, М. Д. Разработка блока верификации цифровой ячейки памяти полупостоянного запоминающего устройства : вып. квалификац. работа по направлению подгот. 11.03.04 "Электроника и наноэлектроника" (уровень бакалавриата) / М. Д. Данилов ; рук. работы И. Н. Козлова ; нормоконтролер Д. А. Шишкина ; Минобрнауки России, Самар. нац. исслед. ун-т им. С. П. Королева (Самар. ун-т), Ин-т информатики, математики и электроники, Фа. - Самара, 2021. - on-line | ru |
dc.description.abstract | В работе рассматриваются методы верификации постоянных запоминающихустройств, свойственные им модели неисправностей, а также структуры встроенной системысамотестирования.Цель работы – разработка блока верификации цифровой ячейки памятиполупостоянного запоминающего устройства.В результате был выбран и модернизирован маршевый алгоритм тестирования Disturbв соответствии с целью работы. Разработана на языке описания аппаратуры Verilogповеденческая модель встроенной системы самотестирования с архитектурой,поддерживающей модернизированный алгоритм. | ru |
dc.format.extent | Электрон. дан. (1 файл : 2,2 Мб) | ru |
dc.title | Разработка блока верификации цифровой ячейки памяти полупостоянного запоминающего устройства | ru |
dc.type | Text | ru |
dc.subject.rugasnti | 50.01 | ru |
dc.subject.udc | 004.9 | ru |
dc.textpart | таблицу). При этом он требует по две операции стирания и программирования памяти (как и тест March Flash), но на две операции чтения больше по сравнению с тем же March Flash. Тогда его сложность будет оцениваться как С(March- FT)=6Nr+2Np+2f(N). Для уменьшения числа операций записи при тестировании памяти был предложен тест Diagonal-FT[7]: {(f); ↑... | - |
Располагается в коллекциях: | Выпускные квалификационные работы |
Файлы этого ресурса:
Файл | Размер | Формат | |
---|---|---|---|
Данилов_Максим_Дмитриевич_Разработка_блока_верификации_цифровой.pdf | 2.23 MB | Adobe PDF | Просмотреть/Открыть |
Показать базовое описание ресурса
Просмотр статистики
Поделиться:
Все ресурсы в архиве электронных ресурсов защищены авторским правом, все права сохранены.